TSMC's CoPoS: glas-kernpanelen veranderen chipkosten globaal

Stel je voor dat je de vertrouwde ronde silicium wafer vervangt door een plaat ter grootte van een laptopscherm. Het klinkt als een kleine wijziging. Dat is het niet. Die verschuiving, van ronde wafers naar grote rechthoekige panelen, staat centraal in TSMC's streven om de snel oplopende kosten van high-performance chips te beteugelen.

TSMC schakelt agressief over van CoWoS-packaging naar een panelniveau-aanpak genaamd CoPoS, waarbij glas-kernsubstraten centraal staan in het plan. CoWoS gebruikt ronde 300 mm wafers. CoPoS gebruikt panelen die ongeveer 750 bij 620 mm kunnen bereiken. Groter oppervlak. Hogere opbrengst. Minder afval. De berekening is eenvoudig: er passen meer chips en geheugenmodules per paneel, wat het materiaalgebruik verbetert en de oppervlaktekost per eenheid met ongeveer 20 tot 30 procent verlaagt.

Waarom is dit nu belangrijk? Omdat de vraag naar AI-accelerators en zware rekenkracht blijft exploderen en conventionele packaging tegen fysieke en geometrische grenzen aanloopt. De ronde wafers van CoWoS zorgen voor onvermijdelijk materiaalverlies als je rechthoekige dies en geheugenstapels efficiënt probeert te plaatsen. Panelen veranderen de geometrie van het probleem, en glas vervangt silicium als kern van het substraat om de maakbaarheid op schaal te verbeteren.

TSMC heeft al een pilotlijn voor CoPoS opgezet en zit op de klok. Interne plannen wijzen op pilootproductie rond 2027 en een volledige opschaling in 2028 voor panelniveau CoPoS-wafer. Glas-kernvarianten staan gepland voor bredere adoptie na 2030, waarbij de faciliteit van het bedrijf in Arizona naar verwachting een belangrijke rol speelt tussen 2029 en 2030. Die tijdlijnen sluiten aan bij concurrentiebewegingen; Intel heeft soortgelijke ambities voor panelniveau fan-out-packaging vanuit zijn Rio Rancho-centrum aangekondigd, wat het toneel klaarzet voor intense concurrentie in next-gen substraattechnologie.

Samenwerkingen zijn hier van belang. TSMC werkt samen met Taiwanese bedrijven zoals Ibiden en Innolux om een driedelige structuur te ontwikkelen waarin een glaskern tussen twee ABF-lagen zit. Die hybride stapel belooft de thermische, mechanische en productievoordelen die nodig zijn om CoPoS-productie betrouwbaar en kosteneffectief te maken. Dezelfde glaskernbenadering wordt ook voor CoWoS-varianten geëvalueerd, omdat de industrie elke route wil die de opbrengst verbetert en kosten verlaagt.

TSMC schat dat CoPoS met glas-kernsubstraten de effectieve oppervlaktekost per eenheid met ongeveer 20 tot 30 procent kan verlagen, een zegen voor enorme multi-die AI-pakketten.

Technische verschuivingen sijpelen door in productroadmaps. Rapporten suggereren dat AMD een vroege adoptant zal zijn van panelniveau fan-out-packaging en TSMC's 1,4 nm-proces voor zijn Zen 7-CPU's. Maar de gevolgen reiken verder dan client-CPU's en GPU's. Het combineren van FOPLP en CoPoS opent deuren naar veel grotere multi-chipmodules op maat van datacenters en AI-accelerators, markten die performance-per-watt en kost-per-TOPs boven consumentprijsniveaus waarderen.

Er zit natuurlijk een addertje onder het gras. Opschalen van panelniveauprocessen met de precisie en opbrengstratio's die moderne chips vereisen is een zware opgave. Apparatuursleveranciers hebben nieuwe gereedschappen nodig. Procescontrole moet aanscherpen. Supply chains moeten zich aanpassen aan glas-kernlaminaten op volume. Toch is de opbrengst aantrekkelijk: minder dode randen, meer bruikbaar gebied en een manier om meer rekenkracht in een gegeven productieoppervlak te stoppen.

Dus wanneer we het hebben over de volgende golf van semiconductor-scaling, denk dan minder aan transistor-dichtheid alleen en meer aan het platform waarop die transistoren zitten. Packaging herschrijft de regels van chipeconomie, en TSMC's inzet op CoPoS met glaskernen kan het begin zijn van een nieuw hoofdstuk in hoe chips worden gemaakt en ingezet.