Doorbraak in 3D-siliciumchips: verticale stapeling

In een cleanroom aan de University of Illinois Urbana-Champaign jagen ingenieurs niet langer op steeds kleinere transistors. Ze bouwen omhoog. Stel je wafers voor die als miniatuur stadsblokken in lagen zijn opgebouwd, verticale straten van verbindingen in plaats van eindeloze horizontale uitgestrektheid. Het is een eenvoudige wending met grote gevolgen.

Onderzoekers van UIUC hebben een nieuw proces gepubliceerd dat meerdere lagen enkelkristallijn siliciumcircuits rechtstreeks op elkaar stapelt. In plaats van aparte wafers te fabriceren en die te verbinden, wordt elke functionele siliciumlaag ter plaatse gegroeid of opgebouwd op de voorafgaande laag. Het resultaat: veel dichtere verticale interconnecties, nanometernauwkeurige uitlijning en lagen die veel dichter bij elkaar liggen dan bij de huidige gelijmde methoden mogelijk is.

Dat klinkt misschien als incrementele techniek. Dat is het niet. Commerciële 3D-technieken die vandaag worden gebruikt, van hoogbandbreedtegeheugen tot AMDs 3D V-Cache, vertrouwen doorgaans op het verbinden van afgewerkte wafers en het gebruik van door-silicium-vias als verticale paden. Die vias zijn vergeleken omvangrijk en de uitlijntoleranties zijn strakker dan fabrikanten zouden wensen. De UIUC-techniek verkleint die beperkingen door native verticale verbindingen te creëren terwijl de gewenste elektrische eigenschappen van enkelkristallijn silicium behouden blijven.

Opbrengst is de doorslaggevende factor voor fabs. Het team meldt hier een productyield tussen 98 en 100 procent bij gebruik van standaard enkelkristallijn silicium. Die cijfers wijzen erop dat de methode van het lab naar een productielijn kan opschalen zonder catastrofaal verlies. Het vermindert ook de energie per berekening door interconnects te verkorten en signalen meer direct tussen lagen te laten reizen.

Temperatuur is lange tijd het pijnpunt geweest bij gestapelde integratie. Het bouwen van extra actieve lagen bovenop silicium brengt het risico met zich mee dat lagere lagen worden blootgesteld aan hoge-temperatuursstappen die circuits beschadigen. De UIUC-groep ontwierp een thermisch vriendelijke workflow die het proces binnen veilige thermische budgetten houdt terwijl de elektrische voordelen van kristallijn silicium behouden blijven. Die combinatie, de prestaties van enkelkristallijn silicium samen met een laag-temperatuur proces laag voor laag, maakt de aanpak aantrekkelijk.

Wat betekent dit voor processors en geheugen? Verwacht verschillende praktische voordelen. Ten eerste kan verticale verdichting de effectieve levensduur van Moore's Law verlengen door meer transistors in hetzelfde oppervlak te plaatsen zonder de gate-afmetingen te verkleinen. Ten tweede nemen de latentie tussen lagen en het energieverbruik af omdat signalen kortere afstanden afleggen. Ten derde krijgen chipontwerpers een nieuwe vrijheidsgraad: verdeel logica, geheugen en gespecialiseerde versnellingsunits in een verticale stapel in plaats van ze over een vlak te spreiden.

Natuurlijk is engineering een keten van afwegingen. Warmtebeheer, yield op schaal en integratie in bestaande fab-ecosystemen blijven obstakels. Maar deze studie, peer-reviewed en gepubliceerd in Nature, brengt het gesprek verder dan theorie. Het is een blauwdruk die andere fabrikanten en onderzoekers kunnen testen en itereren.

Als enkelkristallijn silicium betrouwbaar en voorzichtig gestapeld kan worden, hebben we mogelijk een praktische weg gevonden naar meer rekenkracht zonder te vertrouwen op steeds kleinere transistors.

De volgende stappen zijn duidelijk: reproduceer de resultaten in grotere fabs, stresstest thermische limieten met echte workloads en pas ontwerptoolchains aan om in drie dimensies te denken. De race om meer performance in hetzelfde oppervlak te persen is lang niet voorbij. Hij heeft alleen een nieuwe richting gekregen: omhoog.